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ADP3121
OD
DRVH
OR
DRVL
t pdlOD
90%
t pdhOD
10%
Figure 3. Output Disable Timing Diagram
IN
t pdlDRVL
t fDRVL
t pdlDRVH
t rDRVL
DRVL
t pdhDRVH
t rDRVH
V TH
t fDRVH
V TH
DRVH ? SW
t pdhDRVL
1V
SW
Figure 4. Timing Diagram
http://onsemi.com
8
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